济南铁道职业技术学院考试试卷
20__学年第一学期期末考试二、选择题：（每空1分，共10分）
1、ＶＨＤＬ语言程序结构中必不可少的部分是：（）《数字电路EDA设计》试题(A)（A）库（B）程序包（C）配置（D）实体和结构体
(适用班级：电信0631、0632)
2、下面哪种VHDL库使用时不需声明（）：（A）IEEE库（B）ASIC库（C）WORK库（D）ALTERA库
号3、能反馈输出信号至内部的端口模式是（学（A）ＩＮ（B）ＯＵＴ（C）ＢＵＦＦＥＲ（D）ＩＮＯＵＴ
4、CLK为输入信号，其正确的端口说明是：（）
一、填空题：（每空1分，共3０分）（A）CLK：INBIT（B）CLK：OUTBIT（C）CLK：INOUTBIT（D）
1、一个完整的VHDL程序包含：___________、____________、____________、CLK：BUFFERBIT
__________、___________五个部分。5、使用STD_LOGIC数据类型，必须声明库（）
（A）ALTERA（B）STD（C）IEEE（D）WORK
2、___________部份说明了设计模块的输入/输出接口信号或引脚。
名3、____________部份描述了设计模块的具体逻辑功能。6、Q0为输出信号，但内部设计会用到其反馈信号，其正确的端口说明是：（）姓（A）CLK：INBIT（B）CLK：OUTBIT（C）CLK：INOUTBIT（D）4、VHDL提供了四种常用端口模式，分别是___________、___________、___________、
___________。CLK：BUFFERBIT
5、VHDL的数据对象有：__________、__________、__________。7、变量不能使用的程序结构部分是（）：
（A）实体（B）进程（C）函数（D）过程
6、SIGNALb:BIT_VECTOR(6TO0),信号b被定义为_________位位宽。
7、位类型（BIT）的取值只有__________和__________。8、能在进程之间传递信息的数据对象是（）：
（A）常量（B）变量（C）信号（D）文件
8、现在常用的髙密度可编程逻辑器件的主要有_________和_________两大类。
9、signala,b:bit;signaly:bit_vector(1downto0);下面正确的表达式是：()
级9、基于EDA软件的FPGA/CPLD的一般设计流程为：__________→__________→（A）y<=a（B）y<=b（C）y<=banda（D）y<=ba班__________→__________→__________。
10、利用EDA软件设计时，常用的设计输入方式有_____________、______________、10、在下面程序结构______中执行的语句是并行语句:_____________。（A）进程（B）函数（C）过程（D）结构体
11、一般的的硬件描述语言可在3个层次上进行电路描述，其层次由高到低依次可分
为_____________、______________、_____________。
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三、判断题（每空1分，共1０分）
1、IEEE库使用时必须声明。（）
2、实体（ENTITY）不是VHDL程序所必须的。（）3、一个实体只能有一个结构体。（）
4、OUT模式的信号也可在表达式的右边使用。（）5、INOUT是双向信号，在表达式的右边使用时信号来自外部。
（）6、BUFFER也可在表达式的右边使用，但其含义是指内部反馈信号。（7、结构体内部定义的数据类型、常数、函数、过程只能用于该结构体。（8、STD库使用时也必须声明。（）
9、库的好处是可使设计者共享设计成果。（）10、库的说明语句必须放在实体前面。（）
四、名词解释，写出下列缩写的中文（或者英文）含义：（10分）XXX
XXX
XXXXXX
五、程序分析题（20分）
1、下面程序是带异步复位、同步置数和移位使能的8位右移移位寄存器的VHDL描述，试补充完整。(10分)
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2．VHDL程序改错：（10分）仔细阅读下列程序，回答问题
LIBRARYIEEE;
XXX.ALL;--2ENTITYLED7SEGIS--3PORT(A:INSTD_LOGIC_VECTOR(3DOWNTO0);--4CLK:INSTD_LOGIC;--5LED7S:OUTSTD_LOGIC_VECTOR(6DOWNTO0));--6ENDLED7SEG;--7ARCHITECTUREoneOFLED7SEGIS--8SIGNALTMP:STD_LOGIC;--9
BEGIN--10号SYNC:PROCESS(CLK,A)--11学BEGIN--12IFCLK'EVENTANDCLK='1'THEN--13TMP<=A;--14ENDIF;--15ENDPROCESS;--16OUTLED:PROCESS(TMP)--17BEGIN--18CASETMPIS--19WHEN"0000"=>LED7S<="";--20WHEN"0001"=>LED7S<="";--21WHEN"0010"=>LED7S<="";--22WHEN"0011"=>LED7S<="";--23名WHEN"0100"=>LED7S<="";--24姓WHEN"0101"=>LED7S<="";--25WHEN"0110"=>LED7S<="";--26WHEN"0111"=>LED7S<="";--27WHEN"1000"=>LED7S<="";--28WHEN"1001"=>LED7S<="";--29ENDCASE;--30ENDPROCESS;
ENDone;
1.在程序中存在两处错误，试指出，并说明理由：
2.修改相应行的程序（如果是缺少语句请指出大致的行数）：错误1行号：程序改为：错误2行号：程序改为：
六、程序设计（20分）1．
VHDL程序设计：（10分）
设计一数据选择器MU_,其系统模块图和功能表如下图所示。试采用下面任意三种方式任意一种来描述该数据选择器MU_的结构体。
SELCOUT00
A_orBAorB0110AnorB11AnandBOTHERS
“__”
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(a)用if语句。(b)用case语句。(c)用whenelse语句。
2、根据原理图写出其完整VHDL程序，并说明电路功能（10分）
Libraryieee;XXX.all;Entitymymu_isPort(sel:instd_logic_vector(1downto0);--选择信号输入Ain,Bin:instd_logic_vector(1downto0);--数据输入Cout:outstd_logic_vector(1downto0));Endmymu_;